3．2 差分延迟线ADC建模
    设延迟链中的延迟单元个数为N，延迟时间td是VDD的函数：td=td(VDD)，则有
   
    即转换时间Tc是分辨率Vq，延迟时间td以及延迟函数的斜率的函数。
    图6为0．13μm CMOS工艺下单个延迟单元与VDD的关系曲线。

4 设计方法和仿真结果
    延迟单元对精度要求较高，采用全定制设计，而译码电路对精度要求较低，采用基于标准库单元设计，整体电路使用Hsim进行数模混合仿真。

    设计时，基准电压为1．5V，工作频率是1．5MHz，输入电压从0．7～1．5V线性上升，输出为译码后的结果，即6位数字信号e。Vsense每增加或减少12．5mV，e增加或减少“1”，但e的最大值是63。图7为0．13μm CMOS工艺下差分延迟线ADC的输入输出曲线，可以看出，差分延迟线ADC的输出没有明显偏移，零输入对应零输出，线性度良好。

5 结束语
    本文在分析了应用于数字控制DC／DC变换器中的ADC的特点的基础上，研究了差分延迟线ADC的建模和实现。该差分延迟线ADC电路结构简单，不需要外部电路产生控制信号，可抵消部分工艺偏差。该ADC转换速率很快，功耗低，适合应用在高频数字DC／DC变换器中。

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