(3)时钟CLK和DCLK
    MAXl01A的所有输入时钟和输出时钟都是差动的。输入时钟CLK和DCLK是MAXl01A的基本定时信号。CLK和DCLK通过内部一个50 Ω电阻传输线锁到内部电路。只有一对CLK和DCLK输入端被驱动，而其他对耦端子通过该50 Ω传输线接到-2 V。对简单电路连接而言，任一对输入端子都可以用作被驱动的端子。DCLK和／DCLK是由输入时钟产生的输出时钟，用于数据分组A和B的内部输出定时(A组数据在DCLK的上升沿后有效。B组数据在下降沿后有效)。在正常模式下，它们是输入时钟速度的一半的时钟信号。MAXl01A可以工作在输入时钟高达500 MHz的频率上。
    (4)输出模式控制(DIVl0)
    当MAXl01A的DIVl0脚接地时，它工作于检测模式。这时输入时钟被10分频，从而将输出数据和时钟频率降至1／5，但仍保证输出时钟的占空比为50％，而接输出定相的时钟保持不变，这样每5个输入采样值中就有4个被丢掉。反之，当DIVlO脚悬空时，它被内部电阻拉低，MAX-lolA工作于正常模式。
    (5)布线、接地和电源
    正常工作时，MAxl01A需要一个+5×(1±0．01) V的正电源和一个-5．2×(1±0．01)V的负电源。用高质量的0．1μF和0．01μF的陶瓷电容，将VTT和Vcc电源旁路，并且在尽可能靠近引脚的地方接地。需将所有接地引脚接到地平面，可优化抗噪声性能并提高器件的应用精度。

3 数据缓存模块设计
    数据缓存器使用Ahera公司的FLEXlOKE系列CPLD。该设计利用FLEXlOKE器件实现高速FIFO，由于作为数据缓存的FIF0的输入输出时钟频率不能相同，所以必须使用双时钟FIFO。且该类器件用低电压供电，大大降低了系统功耗，提高了系统的灵活性和可靠性。
    本文所介绍的系统使用VHDL硬件描述语言来对FLEXlOKE进行编程，编程环境为MAX+PLUSⅡV9．6扳本。
    VHDL编程采用模块式设计。首先建立4个模块，即FIF0、MUX、counterl、counter2。其中的FIFO既可以调用lpm-FIF0(dualClock)来修改其中的一些关键参数以符合要求，也可以手工编写程序实现，这里采用调用宏模块的方式。值得注意的是，FIFO的输入输出时钟频率不同，因此必须采用双时钟FIF0。MUX、counterl、counter2是配合FIF0使用的多路复用器和分频器(计数器)，均应手工编写其源程序。几个子模块完成以后，要新建一个总的系统模块(system)来调用子模块，以在system模块中完成系统端口的定义以及各个子模块之间的逻辑关系描述。这种设计有利于逻辑设计的集成化，从而为后续的改进提供方便。图2为编译通过后的系统仿真波形图。

4 结束语
    本文以DRFM设计为核心，着重介绍了DRFM的数据采集前端的设计思路和方法。在超高速数据采集领域，数百兆乃至1 GHz的采样速度非但在国内，即就在国外也是电路设计的难点。使用基于SRAM的CPLD可以有效避开使用高速FIFO作为缓存器带来的高功耗、高开销的影响。数据缓存可以在一个片子内实现，降低了硬件的复杂度，减小了系统的功耗。更加值得关注的是，这类CPLD具有icr，即在电路可重配置，可以通过对其编程的方法其修改电路功能，这样就为后续的系统改进打下了良好的基础。

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